Rambus将在美国洛斯拉图斯时间本周三（11月28日）宣布发布全新的TB级带宽草案（Terabyte Bandwidth Initiative），将为以后Many-core架构带来TB/s级别的带宽。这项设计拥有16条DRAM通道，每条通道位宽为4字节，一个时钟周期可以处理16Gbps的数据。理论上基合计内存吞吐量将达到1TB/s，16条通道每一条都可以与一组多核心（Multiple cores）直连。该技术面向下一代的多核心处理器、游戏机以及显卡应用。

该技术并非简单提升存储器频率，而是在一个时钟周期内传输32次数据，就如同DDR技术在一个时钟周期内传输两次数据一样，但是效率再次提高16倍。应用32X技术的存储器数据传输率将是频率的32倍，500MHz的存储芯片单路数据信号（DQ）连接带宽将达到16Gbps。对比之下，目前DDR3在500MHz下的带宽仅为1Gbps。

基于这样的单DQ 16Gbps带宽的技术，Rambus计划开发出一整套的片上系统（SoC）架构，由16颗16Gbps的DRAM组成，最终达成TB级存储带宽。

Rambus将该这一方案称为“TB存储计划”，还包括一项名为FlexLink C/A（指令/地址）连接的技术。公司称其为业界首创的全速、可扩展、点到点C/A连接技术。C/A可通DQ保持同步全速运行，并简化了存储控制器和DRAM之间的数据连线，以往需要12条导线的接口在FlexLink下已经简化为2条。如果在FlexLink下保留同样多的导线，则可以大大提高带宽。

“TB存储计划”支持多种内存架构，包括目前的DDR3和GDDR5。尽管采用该技术的产品可能要到2011年才会投入商用。但Rambus已经确定将在明天日本东京举行的Rambus开发论坛上进行实物演示，使用Rambus内存控制器和模拟DRAM芯片，展示32x数据传输率下的64Gbps带宽。